上海华力携手cadence成功开发55纳米低功耗参考设计流程-和记娱乐网页

　　上海华力微电子有限公司（以下简称“华力”）与全球电子设计主要厂商cadence设计系统公司（以下简称“cadence”），联合开发了基于华力55纳米工艺平台和cadence encounter数字电路设计技术的低功耗参考设计流程。该设计流程使用华力55纳米低功耗逻辑工艺，融合了多家厂商基于华力55纳米工艺平台开发的模拟和数字电路ip，为客户将设计转变成芯片提供了快速而稳妥的和记娱乐怡情博娱的解决方案。

　　华力-cadence 55纳米低功耗参考设计流程采用华力和cadence联合开发的设计案例，贴近真实的低功耗设计在时序、功耗以及面积等方面的需求，缩小了客户设计与案例设计的差距，使设计案例具有很高的实用性。同时，设计流程采用了先进的设计理念，对深亚微米的数字集成电路设计给出了解决功耗、时序、面积等方面的需求的方法。华力-cadence 55纳米低功耗参考设计流程采用ieee-1801 upf2.0低功耗设计标准，使用集成于rtl compiler和edi中的先进的逻辑综合和版图实现技术，包括多模式多条件收敛技术，电源关断技术以及多电源供电技术等。